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【PCB】ADAS

news 2025/5/19 8:48:29

1、布局设计

1.1.布局基本原则

1、元器件距离板边距离大于2mm,测试点距离板边大于3mm，BGA与晶体等易裂器件距离板边大于10mm

2、优先放置与结构关系密切的元器件，例如插件、开关等。其次规划好禁布区域及金边位置

3、高个电容、大电感、标贴连接器、BGA等比较重的元器件摆放在同一面

4、先大后小，先难后易的布局原则，重要单元电路、核心器件、较大元件优先

5、布局中参考原理框图、根据单板的主信号流向规律安排主要元器件

6、总的连线尽可能短、关键信号最短

7、高压大电流和低压小电流完全分开，模拟信号和数字信号分开，高频信号和低频信号分开，高频元器件间隔要充分

8、相同电路尽可能采用对称式布局

9、芯片、MOS、IGBT、三极管等吸收电路尽量靠近其本身

10、ADC采样的RC滤波电路靠近MCU摆放，且信号是先经过电容再进入到MCU管脚

11、通信信号(CAN/LIN/SPI/I2C/RS232等)线上电阻放在对应芯片的发送端

12、用于阻抗匹配的阻容器件的布局，要根据其属性合理布置。串联匹配电阻的布局要靠近该信号驱动端，距离一般不超过500mil.匹配电阻、电容的布局要分清信号的源端和终端，对于多负载的终端匹配一定要在信号的最远端匹配。

13、IC的去耦电容按照由大到小依次排列靠近电源输入管脚，走线经过电容后再进入电源输入管脚，确保电源和地之间回路最短

1.2 电源布局规则

1、电源多采用星形拓扑结构，少采用菊花链布局，缩短电源的公共回路

2、电源的输入输出要分开布局，避免串扰问题

3、PMIC、DCDC电源芯片模块布局紧凑，远离模拟电路，serdes电路、以太网电路、GNSS模块天线、IMU模块电路、DDR、eMMC等敏感电路、高速短路

4、为SOC供电的PMIC通常靠近SOC布局，但需要避开高速关键信号

1.3 防止电磁干扰

1、电磁辐射强的元件和对电磁辐射敏感的元件，应加大相互之间的距离或者添加屏蔽罩，元器件的摆放方向与相邻的铜箔导线交叉

2、对于变压器、扬声器、电感等会产生磁场的元器件，布局时应减少磁力线对于印制导线的切割，相邻元器件磁场方向相互垂直，减少彼此之间的耦合

3、电感器件不要靠近摆放，避免形成互感

4、对电磁干扰源屏蔽，并能保证屏蔽罩良好接地

5、对于高频电路，需要考虑元器件之间的分布参数的影响

1.4 高速电路布局

1、DDR、SDRAM、NAND Flash等存储芯片需尽量靠近CPU摆放

2、Serdes电路、以太网电路、CPU、DDR、eMMC等高速电路需要远离大功率器件、开关电源、时钟电路、高频电路等干扰和辐射源布局

3、射频模块和天线周边不要有金属元器件

1.5 静电防护电路布局

1、ESD防护器件尽量靠近连接器布局，走线要先经过ESD防护器件。ESD防护器件的地就近打孔并连接到地平面，每个ESD防护器件都有独立地过孔，不允许多路ESD防护器件共用一个地过孔。

2、ESD、共模电感和AC电容组成电路，依次靠近连接器

3、连接器与ESD防护器件之间的走线尽量宽

2、布线设计

2.1 叠层设计

通常叠层选择会遵守以下原则：

1、电源平面与地平面尽可能靠近，最好是相邻，因为两个完整平面可以构成平面大电容，相当于增加了去耦电容，降低了电源对地阻抗，有利于电源完整性。很难将所有的电源和地平面相邻，但是可以在最中心的两个相邻叠层设置为电源平面和地平面。

2、如果设计中有某个电源层种类较多，电源层会被分割的零碎，可以将电源层设置为紧邻地层，以获得相对较好的电容耦合效果。

3、所有的信号层都尽可能与完整的地平面(电源平面也可以)相邻，以保证完整可靠的回流平面和阻抗连续。高速信号尤其注意避免夸分割的情况。信号回流时会自动选择与驱动路径阻抗最小的路径作为返回路径。

4、信号换层时，最好不改变参考层，如果改变参考层，最好不改变参考层网络属性。在信号过孔附近添加和参考层网络属性相同的过孔。如果信号换层，参考层的网络属性也发生了变化，最好能使两个参考层越近越好，这些措施都是为了保证阻抗的路径连续。

5、尽量避免两个信号层相邻，以减小串扰。如果实在难以避免，相邻信号层应该正交走线。

6、原则上应该采用对称结构设计。对称的含义包括：各质层厚度及种类、铜箔厚度、图形分布类型的对称。

2.2 布线设计

2.2.1 传输线

1、微带线(表层走线)：信号线走在表面，微带线的一面裸露在空气里(可以向周围形成信号辐射或收到周围辐射干扰)，另一面附在PCB的绝缘电介质上。微带线中的信号传输速度比带状线要快。

2、带状线(内层走线)：信号线走在内层，嵌在两层导体之间的带状导线，它的电场分布都在两个包他的平面之内，不会辐射能量出去，也不会收到外部辐射的干扰。信号传输速度比在表层慢。

微带线和带状线优缺点：

1、微带线传输延时比带状线低

2、给定特征阻抗下，微带线的固有电容比带状线小

3、带状线的辐射更小

2.2.2 特征阻抗

属于长线传输的概念，如果传输线是各向同性的，在信号传输时存在电流I，信号输出电压是V，在心哈哈哦哦传输过程中等效成电阻，大小V/I;等效的电阻称为传输线的特征阻抗。

信号在传输过程中，如果传输路径上的特性阻抗发生变化，信号就会在阻抗不连续的节点产生反射，影响特性阻抗的因素有：介电常数、介质厚度、线宽、铜箔厚度。

2.2.3 反射

信号沿线向前传输时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身，也有可能是中途或者其他末端器件。对于信号来说感受到的只有阻抗。如果信号感受到的阻抗是恒定的，那么就会正常向前传播，只要感受到阻抗发生变化，信号都会发生反射。传输路径上的电阻、电容、过孔、PCB转角等都可能引起阻抗变化。

改善反射措施：

1、更改走线不连续结构：减少走线线宽的突变、减少过孔的使用或者减少STUB

2、端接匹配：串联端接、并联端接、AC并联端接

3、走线拓扑：点对点、星型、菊花链、树型

2.2.4 串扰

串扰是信号线之间的耦合、信号线之间的互感互容引起的。当信号线在传输线上传播时，相邻信号线由于电磁场的相互耦合产生不期望的噪声电压信号，

减小串扰的措施：

1、布线时增加线距

2、高速信号正确的源端端接可以消除反射减小串扰

3、对于带状线和微带线尽量减小走线到地平面的距离，从而减小串扰

4、层叠设计时，尽量使电源平面或地平面来隔离两个信号，如果两个信号必须相邻采用垂直布线

5、串扰严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰

6、尽量避免电源和地平面的分割

2.2.5 3W原则

3W原则是指多个高速信号线长距离走线时，其间距应该遵循3W原则。

线中心间距不小于3倍线宽时，可保持70%线间电场不互相干扰，如果要达到98%电场不互相干扰，可使用10W原则

例如时钟线、差分线、视频、音频信号线，复位信号线及其他系统关键电路需要遵循3W原则，并不是板上所有信号都要遵守3W原则。

2.2.6 20H原则

20H原则是指电源层相对地层内缩20H距离，H表示电源层和地层的距离。由于电源层和地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰，称为边沿效应。将电源层内缩，使得电场只能在接地层的范围内传导，有效提高了EMC。若内缩20H则可以将70%的电场限制在接地边沿内。一般情况下内缩1mm基本就可以满足要求。

2.2.7 布线基本要点

1、非BGA区域非阻抗线，表层线宽走线不小于6mil,内层线宽不小于5mil,BGA区域非阻抗线，线宽不小于4mil,极限3.5mil

2、增大走线间距以减少串扰，平行布设电源线和地线，以使PCB电容达到最佳；将敏感高频线路布设在远离高噪声电源线的位置；加宽电源线和地线以减少阻抗。

3、PCB同一层内相邻线路之间的串扰和噪声耦合最小化，采用3W规则处理信号通路

4、环路最小规则：信号线和其回路构成的环路面积尽可能小，环路面积越小对外的辐射越少，接受外界的干扰也越小。

5、局部去耦：对于局部电源和IC进行去耦，可在电源输入口与PCB之间用大容量旁路电容进行低频脉动滤波并满足突发功率要求

6、短线规则：在设计时布线长度尽量短，以便减少由于走线过长带来的干扰问题

7、接地线最短准则：尽量缩短并加粗接地引线，尤其高频线路，不可用长的公共接地线

8、电源与地平面层的完整性规则：对于过孔密集的区域，要避免过孔在电源和地平面层的挖空区域下相互连接，形成对平面层的切割，从而破坏平面蹭的完整性。

9、尽量为时钟信号、复位信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证最小回路面积。必要时采取优先布线、屏蔽和加大安全间距等方法保证信号质量。

10、电源和地线尽量粗，除减小压降外，也能降低耦合噪声；走线宽度是地线大于电源线大于信号线；用大面积铜层做地线用，在印制板上把没用上的地方都与地相连做地线用。

11、不允许出现一端浮空的布线，避免天线效应

12、电源层和地层之间的EMC环境差，避免布置敏感信号

13、SPI、I2C等以总线形式从发送端依次连接到每个接收端

14、信号的平均电流较大时，应考虑布线宽度所能承受的电流。1OZ铜厚线宽0.15mm/0.2A;1OZ铜厚线宽0.2mm/0.55A;1OZ铜厚线宽0.4mm/1.1A.............注：用铜皮做导线流过大电流时，铜箔的宽度应参考表中的数值降额50%去考虑。

15、上下拉电阻的时候容易产生STUB；高速信号传输线应避免出现STUB，如果无法避免可以通过更换走线层面来减小过孔stub长度。

3、晶振设计

3.1 布局设计

1、整体布局紧凑，与IC同层布局靠近主控IC

2、晶振布局远离板边，远离敏感电路

3、布局时电容分支尽量短，减小寄生电容

4、晶振电路一般采用π型滤波形式，放置在晶振前面

3.2 布线

1、采取类差分形式走线

2、走线尽量短

3、走线先经过负载电容再到IC

4、不能出现stub,防止天线效应

5、晶振外壳需要接地，可以避免向外辐射，同时也可以屏蔽外来信号的干扰

6、晶振和负载电容采用单点接地，禁止与其他电路共用地过孔

7、晶振为干扰源，其本体下方所有层禁止走线。晶振外围信号线尽量远离晶振

4、电源设计

4.1 采样设计要点

1、电压采样和电流采样的信号线应该远离功率线且不能够平行

2、电压采样和电流采样的信号线尽量短且走线远离高频元器件和信号线，以减少信号衰减和噪声干扰

3、电压采样通常在输出最末端滤波电容处取电，个别电源会要求在负载最远端处取电

4、电压采样和电流采样的信号线尽量靠近一个平面，并避免夸分割

4.2 PCB设计要点

4.2.1 LDO电路PCB设计要点

1、分析电源输入输出路径，布局时按照一字型或者L型摆放

2、输入电容按照由大到小依次排列靠近电源输入管脚

3、输入输出路径宽度必须满足电流通流能力

4、输入端电容放置在过孔前，输出端过孔放置在电容后

5、大的Thermal Pad需要打过孔，方便散热背面开窗裸铜

6、输入输出尽量共地，保持完整的回流

4.2.2 DCDC电路PCB设计

1、排版基本要点

1、避免在地层上放任何功率或信号线，保证地层的完整性

2、高频环路的面积应尽可能小

3、过孔放置不应破坏高频电流在地层的流经

4、控制芯片至上端和下端场效应管的驱动电路环路要尽量短

5、开关电源功率电路和控制信号电路元器件需要单点相链接

2、PCB设计要点

1、按照datasheet推荐布局

2、输入输出的主通路一定要清晰，要留出铺铜和打过孔的位置，布局的时候以开关电源的核心元器件为中心，围绕它来布局，电源滤波器的输入和输出在布局时尽量远离，避免噪声从输入端耦合到输出端。

3、开关电源的布局要紧凑，远离敏感电路布局。一般按照一字型或者L型布局，尽量减少和缩短各元器件之间的引线和连接，少打过孔连接，滤波电容参考datasheet放置。

4、电源环路尽量做到最小，通常将输入和输出电容的表层地连接在一起，最后到Thermal PAD

5、对于多路输出的开关电源，布局的时候注意电感之间垂直放置

6、反馈电路尽量靠近FB引脚放置，从输出电容末端取电，且远离干扰源

7、电流采样信号走伪差分，尽量短且粗，远离干扰源

8、补偿电路尽量靠近COMP引脚

9、电源SW管脚与电感之间走线必须短且粗，通常用shape连接，如果加测试点与电感放在同一面，禁止放在异面

10、GATE引脚的处理要远离干扰源

11、输入输出电源通道需满足通流能力，换层过孔数量足够，电源和地过孔按矩阵打孔，打孔尽量集中但不能截断电源和地平面

12、输出电容并不需要按照大小排列，输出电源的换层过孔要朝负载方向打矩阵孔，过孔尽量集中但是不能截断电源和平面

13、模拟地与功率地分开，并单点接到Thermal Pad上

14、所有信号禁止穿越电源环路（所有层）

15、强电流的引线（公共地线、电源的输入输出线）最好铺铜处理，做不到也尽可能的宽一些，已降低布线电阻和电压降，可减少寄生耦合而产生的自激。其余的那些内部模块互联也一般加粗到10mil以上，但是不能比PIN宽。

16、Thermal Pad在BOTTOM面连接大面积Shape,Thermal Pad要打散热孔且开窗裸铜便于散热。

5、滤波电路设计

5.1 滤波电路布局布线

1、滤波电路的地应该是一个低阻抗的地，同时不同的功能电路之间不能存在共地阻抗

2、滤波电路的输入输出不能相互交叉走线，应该加以隔离

3、电路走线尽量宽短，尽量减小滤波电容的等效串联电感和等效串联电阻

4、接口滤波电路布局靠近接插件

5、滤波电容应该尽量放在同一层，滤波电容与芯片同层，BGA就近放背面

6、储能电容建议尽量分布在不同用电IC及接插件附近

7、为了避免电源用电电路的相互影响，可以在储能电容处进行分线处理。

5.2 滤波电容打孔

1、连接退耦电容的焊盘与每层平面的过孔走线尽可能短而宽，减少焊盘到过孔之间的回路电感。

2、保证环路最小

6、高速信号设计

主要高速信号包括：LPDDR、eMMC、MIPI、RGMII、GMSL、FPD-LINK、SGMII、PCIe、USB等。高速信号设计需要注意以下设计原则：

1、严格按照阻抗要求控制阻抗

2、优先规划高速信号走线，保证走线最短

3、在最优的走线平面走高速信号，优先走在内层，并且表层走线尽量短

4、高速信号尽量减少过孔换层，通常不超过两个过孔。换层过孔200mil以内加伴地过孔

5、高速信号一定要有完整的参考平面，最好是地平面，禁止走线跨分割

6、尽量拉大高速信号之间以及高速与其他信号之间的间距，单端信号至少满足3W原则，差分信号至少要满足2倍的差分线间距

7、高速时钟信号尽可能单独包地处理，如果空间不允许，可整组信号包地，包地线每隔100mil打一个过孔

8、高速差分信号尽量可以单独包地处理，如果空间不允许，可整组差分信号包地，包地线每隔100mil打一个地过孔。

9、高速信号等长要求：单端走线按3W间距绕线，差分走线按5W间距绕线

7、差分信号

1、差分线通常都有阻抗控制要求，如USB2.0/3.0信号线差分控制90ohm，DDR的DQS_T/C CLK_T/C信号线阻抗控差分100ohm±10%

2、发送对与接受对的长度不需要匹配，如USB3.0中，USB_TX_P/M和USB_RX_P/M不需要等长

3、差分走线尽量做到等宽等间距来实现特定的差分阻抗；差分走线内禁止布置过孔或元器件

4、有些高速差分信号线需要串接AC耦合电容，AC电容同样需要对称布置，封装不能过大推荐使用0402,0603也可以接受。

5、过孔会产生很大的阻抗不连续，高速差分线尽量减少过孔，如果使用过孔则对称布置

6、对于等长需求，可以通过蛇形线来满足差分对内等长，进而满足时滞需求；蛇形线需要布置在失长的源头，而不是远端；走线弯曲处是产生失长的源头之一，应在靠近弯曲处通过蛇形线实现等长。

7、对于不同部分的高速差分信号，应分别独立等长。过孔，串接耦合电容以及接口端子都会把差分信号分成两部分，这个时候要特别注意，一定要分别等长。

8、对于LVDS显示器件等接口，会同时存在数对差分对且差分对之间的时序要求严格，时滞要求很小。此类差分信号一般要求在同一平面进行补偿。

9、如果可以一定采用对称出线，以免最终为了等长而进行蛇形走线

10、如果空间允许，尽量在差分线源头处加一个小的回环来实现补偿，而不是通过蛇形走线来补偿，非匹配部分长度应该小于等于45mil

11、高速差分线要有完整的地参考平面，禁止跨越参考平面上的平面分割或空隙，不推荐高速信号参考电源。跨越平面分割或参考平面上的空隙会导致高频返回电流绕过分割或空隙，导致（不平衡电流的过量辐射发射、增加了串联电感导致信号传播延时、相邻信号之间互相干扰、信号完整性下降）

12、如果跨越平面无法避免，则在分割处放置缝合电容，为高频电流提供返回路径。这些缝合电容可最大限度地减小电流环路面积以及跨越分割时产生的阻抗不连续，这些电容一般为1uF或更小，并尽可能靠近平面分割处放置。

13、任何高速信号走线都应该从源端到终端都保持相同的参考地平面。如果无法保持相同的参考地平面，则应该将两个地平面通过缝合空连在一起，以确保连续接地和阻抗均匀。在信号转换过孔的200mil范围内对称放置缝合过孔。

14、为最大程度减少信号串扰，差分队间距是线宽的5倍，之一间距被称为5W原则

8、常用信号设计规范

8.1 USB设计

8.1.1 USB2.0 布局设计

1、ESD器件尽量靠近USB接口，ESD和USB接口留有1.5mm间距，方便焊接

2、串联匹配电阻放置在输出侧

8.1.2 USB2.0 布线设计

1、USB2.0 差分信号DM&DP阻抗控制90ohm±10%，走线尽量短

2、为了抑制电磁辐射，USB差分线优先走在内层，有完整的参考平面，禁止走线跨分割

3、USB走线时尽可能减少换层过孔，换层过孔会造成阻抗不连续，在换层处加一对回流地孔

4、差分串接阻容、测试点和上下拉电阻对称摆放，走线禁止出现stub

5、由于管脚分布、过孔、以及走线空间等因素存在使得线长不匹配，针对差分对不匹配的情况作出补偿，长度差控制在5mil以内，补偿原则是哪里出现长度差补偿哪里

6、为了减小串扰，在空间允许的情况下，其他信号及地距离差分线的间距至少20mil,覆地与差分线的距离过近江将对差分线阻抗产生影响

7、USB的输出电流是500mA,VBUS和地的走线宽度满足载流要求。

8.1.3 USB3.0布局设计

1、USB接口的ESD、CMF和AC耦合电容，一次尽量靠近USB连接器

2、注意USB和ESD距离，留一定距离好焊接

8.1.4 USB3.0 布线设计

1、包含差分对TX_P/TX_M;RX_P/RX_M;阻抗控制差分对90ohm±10%

2、为抑制电磁辐射，USB3.0走线尽量短，优先走在内层，且表层走线尽量短

3、差分信号有完整的参考平面，禁止走线跨分割

4、信号走线尽可能减少过孔，整个链路过孔数量不超过两个，且换层处加伴随地孔

5、USB 3.0 远离其他高速信号，尽量减小串扰。差分对间距以及与其他信号之间间距至少为2倍线宽

6、差分对内误差不超过5mil,发射和接受长度不需要匹配

7、信号走线无STUB，不建议加测试点。

8、为降低USB信号阻抗不连续，ESD、CMF、AC电容以及USB连接器等信号焊盘下方挖空

8.2 HDMI设计

8.2.1 HDMI布局设计

1、ESD、工模电感靠近HDMI器件接口，

2、HDMI的5V电源靠近接口放置，不宜太远

3、其他配置的阻容靠近HDMI对应的接口放置即可

8.2.2 HDMI布线设计

1、尽可能使HDMI连接器和主控器件之间走线最短，从而使衰减最小

2、差分对阻抗控制100ohm±10%；差分线间距尽量是线宽的1.5-2倍

3、为了抑制电磁辐射，HDMI差分对走线尽量短，优先走在内层，且表层走线尽量短

4、减少换层，整个链路通孔数量不超过2个，换层处加伴随地孔，参考平面完整禁止走线跨分割

5、时钟差分信号和数据差分信号过孔数量相同，走线层面相同

6、差分对内误差不超过5mil,三对数据线基于时钟做等长，长度误差不超过10,mil

7、禁止走线出现stub

8、远离开关电源、时钟电路、高频电路等干扰源

9、尽量减少HDMI信号串扰，差分对之间包地处理，包地线每隔100mil打一个地过孔，如果空间不允许，可整组差分信号包地，包地线每间隔100mil打一个地过孔

10、尽量拉大差分对间距以及差分对与其他信号间距，保证边到边至少是2倍差分线间距，经验值15-20mil左右

8.3 MIPI设计

8.3.1 布局设计

1、远离射频以及开关电源等干扰源，防止其他信号干扰到传输速率以及信号的传输质量

2、主芯片与显示接口的位置不要太远，尽量缩短距离

3、如果PCB有结构要求，按照结构位置放置

8.3.2 布线设计

1、MIPI CSI/DSI差分对阻抗控制100ohm±10%

2、为了抑制电磁辐射，MIPI差分对信号走线尽量短，优先走在内层，且表层走线短

3、MIPI差分线尽可能减少换层，整个链路过孔数量不超过2个，换层处加伴随地孔

4、MIPI差分信号线有完整的参考平面，禁止走线跨分割

5、MIPI时钟线和数据线同层，过孔数量相同

6、MIPI差分对内误差不超过1mil,数据信号基于时钟等长长度误差不超过5,mil

7、MIPI信号远离干扰源、时钟电路、高频电路等干扰源

8、差分对之间包地处理，空间紧张整组包地，保地线每间隔100mil打一个地过孔；尽量拉大差分对间距及差分对与其他信号间距，保证边到边至少是2倍差分线间距

8.4 RGMII设计

8.4.1 布线设计

1、RGMII信号阻抗单端控制50ohm±10%，且分成两个等长组

2、RGMII所有走线上串联匹配电阻，摆放位置遵守源端匹配原则

3、TX/RX 信号走线尽量短且长度不超过5000mil

4、尽可能减少换层，整个链路过孔数量不超过2个，换层处加伴随地孔

5、信号有完整参考平面，禁止走线跨分割

6、信号组内过孔数量相同，走线层面相同

7、数据信号基于时钟信号做等长，长度误差不超过15mil

8、信号远离开关电源、时钟电路、高频电路等干扰源

9、时钟信号尽量可以单独包地，在对数据信号整组包地。如果空间紧张可以整组包地，包地线每间隔100mil在打一个地孔

10、信号间距满足3W原则

8.5 SGMII设计

8.5.1 布线设计

1、SGMII SIP/SIN和SOP/SON阻抗差分控制100ohm±10%

2、为了抑制电磁辐射，SGMII差分对优先走在内侧，且表层走线尽量短

3、参考平面完整，避免跨分割

4、差分对内误差不超过5mil，发射和接受差分对之间不需要等长

5、SGMII信号远离开关电源、时钟电路、高频电路等干扰源；尽量拉大差分对间间距及差分对与其他信号间距，满足3W原则

8.6 PCIE设计（金手指）

8.6.1 布局设计

1、PCIE发送端AC耦合电容靠近金手指放置，但电容焊盘到金手指位置预留一定距离

2、PCIE时钟差分信号、收发信号阻抗控制100ohm±10%/85ohm±10%；具体以手册为准

3、为了抑制电磁辐射，PER P/N、PET P/N、PECK P/N 三组差分线优先走内层，表层走线尽量短

4、PCIe差分对内误差不超过5mil,差分对之间的长度不需要匹配

5、PCIE信号远离开关电源、时钟电路、高频电路等干扰源

8.7 LVDS设计

8.7.1 布局设计

1、远离RF以及开关电源等干扰源、防止其他信号干扰到传输速率以及信号传输质量

2、主芯片与显示接口的位置尽量缩短

8.7.2 布线设计

1、LVDS差分对阻抗100ohm±10%

2、为了抑制电磁辐射，LVDS走线尽量短，优先走在内层，且表层走线尽量短

3、LVDS差分信号线尽可能减少换层，整个链路过孔数量不超过两个，换层处加伴随地孔

4、LVDS差分信号有完整的参考平面。禁止跨分割走线

5、LVDS时钟线和数据线走线同层

6、等长处理，差分对内误差不超过1mil,数据信号基于时钟等长，长度误差不超过5mil

7、远离开关电源、时钟电路、高频电路等干扰源，减少信号串扰，差分对之间包地处理，空间紧张整组包地，包地线每隔100mil打一个地孔；尽量拉大差分对间距以及差分信号和其他信号间距，满足3W原则

8.8 GMSL设计

8.8.1 布局设计

1、serdes IC布局时尽量靠近视频端子，缩短GMSL走线

2、如果采用插件视频连接器，则通过更换serdes IC布局层面来减小Thru Pin的Stub长度

3、POC电路布局：

(1)POC电路的第三级电感在满足DFM的前提下，尽量靠近视频端子的信号PIN

(2)POC电路的第一级、第二级布局尽量紧凑，尽量靠近第三级的电感

(3)AC耦合电容和ESD尽量靠近serdes IC

8.8.2 布线设计

1、如果采用DIP射频连接器，调整serdes IC布局层面，减小GMSL走线Stub长度

2、GMSL走线不建议过孔换层

3、GMSL走线尽量短粗，尽量控制在30mm内

4、同轴线阻抗控制50ohm±10%；双绞线阻抗控制100ohm±10%

5、GMSL走弧形线，通过shape包地，且密集打孔，GMSL与shape之间间距至少是一倍线宽

6、GMSL走线从Pad中心拉出后再改变方向，串联器件与走线平行，并连器件与走线垂直

7、第一级、第二级电感下方按照丝印框挖空，如果信号层或者电源层个别shape被切断无法补充，该层可以不挖空，具体策略可以参考仿真结果

8.9 FPD_LINK设计

8.9.1 FPD_LINK布局

1、serdes IC布局时尽量靠近视频端子

2、AC电容靠近serdes IC

3、远离大功率器件、开关电源、时钟电路、高频电路

4、如果采用DIP连接器，更换serdes布局层面来减小stub长度，通常异面布局；与标贴连接器同面布局

8.9.2 布线设计

1、信号走线阻抗控制100ohm±10%

2、走线尽量短，表层走线不建议过孔换层

3、信号需要有完整的参考平面，静止跨分割

4、对内走线误差不超过1mil

5、走线需要包地处理，打伴随地孔

6、走线时需要考虑过孔和Thru PIN的sub长度

9 电源管理单元PMIC设计

9.1 TLF35584

1、优先对DCDC开关模块设计，LDO次之，最后是控制电路部分

2、输入滤波电容按照容值由大到小依次排列靠近电源输入管脚

3、BUCK电源环路尽量做到最小，输入电容和输出电容的地在电源IC bottom面连在一起，最后连到Thermal Pad上

4、LDO输出尽量采用shape连接，换层处使用两个及以上过孔

5、Thermal Pad在bottom面连接大面积shape,thermal pad要打散热地过孔且开窗裸铜，便于散热

6、各路电源通道需要满足通流，换层过孔数量足够，电源和地过孔按照矩阵打孔，尽量集中

7、PIN37、PIN38既是V_PREREG电源的反馈，又是LDO的输入，所以走线要尽量满足电源通流能力

8、若是电源输入加入了升压模块，布局时升压电源环路做到最小

9、采样电阻两端尽量粗，伪差分走线接到RSH和RSL

10、QST管脚的电容靠近芯片PIN5放置

11、所有信号线禁止穿越电源环路(所有层)

9.2 MC33PF8100

1、优先对DCDC电源开关模块进行设计，LDO次之，最后是控制电路部分

2、输入滤波电容按照容值大小依次排列靠近电源输入管脚

3、每路BUCK电源环路做到最小，输入电容和输出电容的地在电源IC Bottom面连在一起，最后连到thermal pad上

4、每路BUCK反馈需要从输出电容末端取电

5、相邻Buck电源的电感互相垂直布局，如受空间限制，尽量拉开相邻电感布局

6、LDO输入滤波电容尽量靠近LDO IN管脚

7、LDO输出尽量采用shape连接，换层处使用两个及以上过孔

8、Thermal Pad在bottom面连接大面积shape,thermal pad要打散热地过孔且开窗裸铜，便于散热

9、各路电源通道需要满足通流，换层过孔数量足够，电源和地过孔按照矩阵打孔，尽量集中

10、所有信号线禁止穿越电源环路（所有层）

9.3 MPF5024

1、输入滤波电容按照容值大小依次排列靠近电源输入管脚

2、每路BUCK电源环路做到最小，输入电容和输出电容的地在电源IC Bottom面连在一起，最后连到thermal pad上

3、Thermal Pad在bottom面连接大面积shape,thermal pad要打散热地过孔且开窗裸铜，便于散热

4、各路电源通道需要满足通流，换层过孔数量足够，电源和地过孔按照矩阵打孔，尽量集中

5、所有信号线禁止穿越电源环路（所有层）

10、开关电源DCDC设计

10.1 MAX20028

1、 BOOST1电源环路（输入电容->MOS->电感->采样电阻->输出电容）尽量最小，VSUP输入电容和输出电容及MOS管的地需在表层连在一起

2、BOOST1采样信号线走伪差分，尽量短且粗，禁止穿越电感下放

3、BUCK2和BUCK3电源环路尽量最小，输入和输出电容的地TOP面连接到PIN20和PIN21上，Bottom连在Thermal PAD上

4、BUCK2和BUCK3反馈电路尽量靠近反馈引脚，分别从输出电容末端取电

5、补偿电路尽量靠近COMP管脚

6、PV1/PV2/PV3的电容按照容值由大到小依次排列靠近对应管脚

7、MOS管Thermal PAD在BOTOM面连接大面积shape,且开窗裸铜

8、MAX20028芯片的Thermal PAD在Bottom面大面积连接shape,且开窗裸铜

9、各路电源通道需要满足通流，换层过孔数量足够，电源和地过孔按矩阵打孔，尽量集中

10、模拟地和功率地分开，并单点接到Thermal Pad上

11、所有信号禁止穿越电源环路（所有层）

10.2 MAX20098

1、BOOST电源环路（输入电容->MOS->电感->采样电阻->输出电容）尽量最小，VSUP输入电容和输出电容及MOS管的地需在表层连在一起

2、采样信号线走伪差分，尽量短且粗，禁止穿越电感下放

3、补偿电路尽量靠近COMP管脚

4、MOS管Thermal PAD在BOTOM面连接大面积shape,且开窗裸铜

5、Thermal PAD在Bottom面连接大面积shape，且开窗裸铜

6、电源通道需要满足通流，换层过孔数量足够，电源和地过孔按矩阵打孔，尽量集中

7、模拟地和功率地分开，并单点连接到thermal PAD上

8、所有信号禁止穿越电源环路（所有层）

10.3 MAX20074

1、输入滤波电容按照容值由大到小依次排列靠近电源输入管脚

2、电感与芯片同层布局

3、电源环路尽量小，输入电容输出电容地与thermal pad在TOP层连在一起

4、反馈电路靠近FB引脚，且从输出电容末端取电

5、Thermal PAD在Botom面接大面积shape,thermal pad打散热孔且开窗便于散热

6、模拟地和功率地分开，并单点接到Thermal Pad上

7、输入和输出的电源孔按矩阵打孔，尽量集中输出电源的过孔朝负载方向打

8、所有信号禁止穿越电源环路（所有层）

10.4 LM3478电源模块

1、输入滤波电容按照容值由大到小依次排列靠近电源输入VIN引脚

2、电源环路（输入电容->电感->二极管->输出电容）尽量小，输入电容和输出电容的地是表层连在一起

3、反馈电路尽量靠近FB引脚，且从输出电容末端取电

4、补偿电路靠近COMP引脚

5、输入输出的电源孔和地过孔按矩阵打孔，尽量集中，输出电源的过孔朝负载方向打孔

6、所有信号线禁止穿越电源环路（所有层）

10.5 SA22307电源模块

1、SA22307电源模块布局尽量紧凑

2、输入滤波电容按照容值由大到小依次排列靠近电源输入管脚，

3、电源环路尽量最小，输入输出电容的地在器件bottom面连在一起，最后连在Thermal PAD上

4、电感尽量靠近电源IC，LX管脚与电感之间的走线尽量短且粗，通常用shape连接

5、BOOTstrap电容尽可能靠近BS和LX管脚

6、反馈电路尽量靠近FB引脚，从输出电容的末端取电，远离干扰源

7、补偿电路靠近COMP引脚

8、输入输出的电源孔和地过孔按矩阵打孔，尽量集中，输出电源的过孔朝负载方向

9、Thermal PAD在BOTTOM面连接大面积shape,打散热孔且开窗裸铜

10、所有信号线禁止穿越电源环路（所有层）

11 MCU设计

11.1 英飞凌TC397

1、晶振与MCU同面布局，且晶振地和负载电容的地单点接到VSSOSC

2、ADC采样电路RC滤波靠近单片机摆放，且信号先经过电容后进MCU引脚

3、VEXTOSC滤波电容靠近PIN：N20摆放，地连接带VSSOSC（PIN：L20）上

4、VDDOSC滤波电容靠近PIN：N19摆放，地连接到VSSOSC（PIN：L20）上

5、VDDM滤波电容靠近PIN：Y5摆放，地连接到VSSM（PIN：Y4）

6、VAREF1和VAREF2的滤波电容靠近PIN：Y6&T1，地连接到VAGND1&VAGND2（PIN：Y7&T2）

7、输入滤波电容按照容值大小依次排列靠近电源输入管脚

8、DAP数据组需做等长，组内长度误差不超过20mil

9、SPI信号组走在一起，走线尽量短，尽量可以整组包地

10、如果MCU使用高速SPI模式，因走线过长会增加桥接Buffer,此时Buffer IC需要放在SPI链路中间位置

11、以太网布局遵循RGMII走线原则

12、电源和地网络走线尽量粗，线宽不允许超过BGA球径

11.2 CYT3BB/CYT4BF/CYT4BB

1、晶振与MCU同面布局，且晶振地和负载电容地单点接地

2、ADC采样电路RC滤波靠近单片机摆放，且信号先经过电容后进MCU引脚

3、输入滤波电容按照容值大小依次排列靠近电源输入管脚

4、MCU_VDDD电源MOS管发热量大，布局时需要考虑加入散热凸台

5、在采样电阻两端取电，按照伪差分走线入芯片

6、以太网布局遵循MII走线原则

7、电源和地网络走线尽量粗，线宽不允许超过BGA球径

12 SOC设计

12.1 J3设计

12.1.1 General

1、选择合适的扇出孔（0P15_0P4）

2、尽量保证每个电源和地管脚都有扇出过孔；同一个网络最多可以共用一个扇出过孔

3、BGA内部，同网络能连在一起的尽量通过走线连在一起成网状

4、电源和地走线尽量粗，但线宽不允许超过BGA球径

5、尽量保证每个电源管脚都有一个滤波电容，BGA下方摆不下的放到电源路径上

6、确保各路电源通道通流能力满足，不存在过孔密集导致瓶颈

7、

        i.VDD CORE AO:为始终开启的区域提供核心电源。标称电压固定在 0.8V,最大电流约为 125mA。
        iiVDD CORE PD:为核心停机区域提供核心电源。标称电压固定在 0.8V，最大电流约为 4.5A。
        iVDD CPU:为核心 CPU部分提供核心电源。标称电压为 0.8V，最大电流约为 1.5A。
        iv.VDD DDR:为核心 DDR 部分提供核心电源。标称电压为 0.8V，最大电流约为 2A。
        V.VDD CNNO:为核心 CNN0 部分提供核心电源。标称电压为 0.8V，最大电流约为15A。
        Vi.VDD_CNN1:为核心 CNN1部分提供核心电源。标称电压为 0.8V，最大1.5A。

        8、关键电源(VDDQ_DDR 、VDD_DDR、VDD_CPU、VDD_COREPD、VDD_CNN0、VDD_CNN1)PDN 仿真需要通过，确保过孔数量充足，电源通道宽度足够
        9、晶振与SOC 同面布局，晶振的地和负载电容的地需采用单点接地，禁止与其他电路共用地过孔
        10、VDDPST18 退耦电容靠近J3布局
        11、ARMPLL_VDDHV、ARMPLL_VDDPST、ARMPLL_VDDREF、VPH_MIPI、VP_MIPI 电源要求较高，其滤波电容按照容值由大到小依次排列靠近J3芯片对应的管脚
        12、禁止 BGA 内部铺铜(BGA 布局面)

12.1.2 LPDDR4

1、VDD_DDR/VDDQ_DDR 的滤波电容按照容值由大到小依次排列靠近J3的电源pin

2、BP_VREF 滤波电容靠近J3芯片Pin:L19；BP_ZN下拉电阻靠近J3芯片Pin:M20

3、DDR 信号走线尽量短，优先走在内层，且表层走线尽量短，有完整的参考平面

4、DQS_T/DQS_C阻抗控差分100ohm±10%，DQ阻抗控单端 50ohm±10%，CLK_T&CLK_C 阻抗控差分 100ohm±10%，ADR/CMD阻抗控单端50ohm±10%
        5、DDR 分组如下:中
        Group1: DM[0]，DQ[7:0]， DQS_T[0]，DQS_C[0]
        Group2: DM[1]，DQ[15:8], DQS_T[1]，DQS_C[1]
        Group4: DM[2]，DQI23:16]，DQS_T[2]，DQS_C[2]
        Group4: DM[3]，DQ[31:24]，DQS_T[3]，DQS_C[3]
        Group5: A[n]_CA[5:0]A, A[n]_CKE0A,A[n]_CSOA, A[n]_CLKA_T/A[n]_CLKA_C
        Group6: A[n]_CA[5:0]B, A[n]_CKE0B,A[n]_CSOB, A[n]_CLKB_T/A[n]_CLKB_C

6、差分对 DQS_T/DQS_C和CLK_T&CLK_C对内误差不超过 5mils,Group1~6组内误差不超过 10mils

        7、DQS_T/DQS_C和CLK_T&CLK_C长度误差为±50ps(约为±300mis〉，ADR/CMD (除BP RESET_N)相对 CLK_T&CLK_C长度误差为±20ps(约为±120mils)，CLK_A与CLK_B 长度误差为±1ps(约为±6mils)
        8、DDR 信号走线要满足 3W 规则
        9、DDR 信号每个 Group 内信号过孔数量相同，走线层面相同
        10、LPDDR4/DDR4 最大速率为 4266Mbps，SI仿真需要通过
        11、DDR信号远离大功率器件、开关电源、时钟电路、高频电路等干扰源

12.1.3 BIF-SPI signals

12.1.4.BIF-SD Signal

12.1.5.ETHMAC Signals

        1、RGMII_TX&RGMII_RX信号组抗控单端50ohm±10%;
        2、RGMII_TX串阳靠近形放置;。
        3、ETHMAC 信号组走线尽量短，优先走在内层，且表层走线尽量短，不超过5imches
        4、RGMI_TXD[0:3]和RGMII_TX_EN基于RGMII_TX_CLK 做等长，长度误差不超过 15mils
        5、RGMI_RXD[0:3]和RGMII_ RX_DV基于RGMII_RX_CLK 做等长，长度误差不超过 15mils
        6、RGMII_TX&RGMII_RX信号组要有完整的参考平面，禁止走线跨分割
        7、RRGMII_TX&RGMII_RX整个链路过孔数量不超过2个，且换层处要加佳地过孔
        8、RGMII_TX&RGMII_RX组内信品线过孔数量相同，走线层面相同
        9、RGMII_TX&RGMII_RX信号走线需要满足3W 规则
        10、RGMII信号远离大功率器件、开关电源、时钟电路、高频电路等干扰源

12.1.6 SD signals

SDIO

1、BIF_SD 信号组阻抗控单端 50ohm±10%
2、SD1_DATA[0:3]及SD1_CMD基于SD1_CLK长度误差不超过±500mil

        3、SD2_DATA[0:3]及SD2_CMD基于SD2_CLK长度误差不超过±500mil
        4、BIF_SD 信号组走线尽量短且不超过3inches
        5、BIF_SD 信号组要有完整的参考平面，禁止走线跨分割

6、BIF-SD 信号组内信号线过孔数量相同，走线层面相同
7、BTF-SD 信号组走线要满足3W 规则

EMMC

1、eMMC&SD 电路应尽量靠近 J3 摆放，退耦电容按照容值由大到小依次排列靠近 eMMC&SD 芯片的电源管脚摆放
2、eMMC信号组阳抗控单端50ohm±10%

3、EMMC_DATA [0:7]，EMMC_CMD,EMMC_DS基于EMMC_CLK 长度误差不超过 20mil

4、eMMC 信号组要有完整的参考平面，禁止走线跨分割

5、eMMC 信号组内信号线过孔数量相同，走线层面相同

6、eMMC 信号组走线要满足3W 规则

7、eMMC 信号远离大功率器件、开关电源、时钟电路、高频电路等干扰源

12.1.7 MIPI

1、VPH MIPI 和 VP MPI的滤波电容按照容值由大到小依次排列靠近 3 管脚 Pin:P3 和 Pm:T4

        2、TX REXT和RX REXT 的下拉电阳靠近J3管脚Pm:R4和Pi:P4
        3、CSI信号阻抗控差分 100ohm±10%
        4、CSI差分走线尽量短，优先走在内层，且表层走线尽量短
        5、 CSI信号走线需要有完整的参考平面，禁止走线跨分割
        6、CSI信号差分对内误差不超过 1mil，差分組基于 CLK 误差不超过 5mi
        7、CSI信号每组差分对之间间距至少是3倍对内间距
        8、CSI信号整个链路过孔数量不超过2个，且换层处要加伴地过孔
        9、CSI信号组务差分对过孔数量相同，走线层面相同
        10、CSI信号走线 SI仿真需要通
        11、MIPI信号远离大功率器件、开关电源、时钟电路、高频电路等干扰源

12.1.8 USB

1、J3USB信号差分对包含USB20USB DP&USB DM),USB3.0(USB TX P&USB TX MUSB RXP&USB RXM
2、J3 USB 信号阳抗控差分 90ohm+10%

3、J3 USB 信号远离其他高速信号，尽量减小串扰。每组差分对间距至少5倍线宽，建议包地处理

4、J3 USB 信号所有差分对走线同层，且有完整的参考地平面
5、J3 USB 信号所有差分对禁止走线跨分割

        6、J3 USB 信号差分对上的测试点会导致阳抗不连续，因此会影响信号质量。如果一定要加测试点，将测试点串连并对称布局，尽量减小stub
        7、J3 USB 信号禁止 90°走线，推荐走45°或者弧线
        8、J3 USB 信号走线尽量短，长度不超过 8inches。优先走在内层，表层走线尽量短

9、J3 USB 信号整个链路过孔数量不超过2个，且换层处要加伴地过孔

10、J3 USB 信号差分对内误差不超过 5mil，差分对间不需要等长

11、USB 信号远离大功率器件、开关电源、时钟电路、高频电路等干扰源