Verilog刷题笔记58

题目：
Exams/2014 q3c

解题：

module top_module (input clk,input [2:0] y,input x,output Y0,output z
);parameter s0=3'd000,s1=3'd001,s2=3'd010,s3=3'd011,s4=3'd100;always@(*)begincase(y)s0:Y0=x;s1:Y0=~x;s2:Y0=x;s3:Y0=~x;s4:Y0=~x;endcaseendassign z=(y==3'b011)|(y==3'b100);
endmodule

结果正确：

注意点:
这题的题目是logic，逻辑题，不是FSM。
与上一题，刷题笔记57注意区分。