hdlbits系列verilog解答（DFF8-8位D触发器）-81

一、问题描述

本节学习如何创建 8位 D 触发器。所有 DFF 都应由 的 clk 上升沿触发。

模块声明
module top_module (
input clk,
input [7:0] d,
output [7:0] q
);

思路：
在单位D触发器基础上利用向量数组概念进行定义。也可以相应扩展到任意位的D触发器。

二、verilog源码

module top_module(input clk,input [7:0] d,output